2021-11-01から1ヶ月間の記事一覧
Simulation上はDRAMのタイミングも良さそうなので実装対象の16/32MB 72Pin SIMM（懐かし）用にras,casをデコードする。DRAMは３２ビットポートでバイト単位のアクセスを許容するのでMotorolaのマニュアル風に言えばUU/UM/LM/LLをBig EndianでデコードしてSIM…
Compact Flash（以下CF）もobsolute化進行中のストレージだがSDcardコントローラを書く（ハード／ソフト含めて）能力も無く伝統のTrue IDE modeを想定する。 1.基本タイミング ネットで拾ったCFのデータシート（確か日立製作所）からTrue IDEのタイミングを…
迂遠を重ねてbus error例外検出・生成用ステートマシン（３ビットジョンソンだけど）をこしらえたので記す。 1.基本的な考え方 バスエラーは/ASがnegateされず（＝dsack_nが所定時間以内にアサートされず）busがlockされるのを防ぐCPU側の仕掛けで具体的には…
割り込み回路を組み込んでみる。とはいってもAutovectorを使うのでIRQ7〜IRQ1を74148風にプライオリティエンコードしてIPL_n[2:0]にエンコードしてCPUからのFC[2:0]=3'b111になったらas_bでも使ってavec_nをアサートする組み合わせ回路になる。 2.1 verilog…
RTLに落としてシミュレーションしてる間にふと気づいたのがリフレッシュシーケンサの起動条件にリフレッシュクロックのエッジ（具体的にはL→Hの遷移）検出処理が抜けていたのに今頃気付く。脳内記憶合成→実装過程での漏れで上位工程でのミスだからステートダ…
シミュレーション出来たから合成してみた。今使ってるUbuntu16.04に導入したISE14.7(2013.10.13版)でXC95108PC84ターゲットで合成する。 ise14.7 dramc xc95108pc84 途中 dramcyc,rfshcycが定義されていない、センシビリティリストに変なイベント(~rfshcycだ…
graphvizで復元したステートダイヤグラムからiverilogでverilogコードをシミュレーションして作成したvcdファイルをgtkwaveで波形表示出来るようになった。テストベンチがポンコツ過ぎて恥ずかしい限りだが過程を整理すると 0.実現したい回路のタイミングチ…
昔書いたGraphviz用のdotファイルを紛失してしまいpdfしか残っていなかったのでリハビリの一環でgvで作成された状態遷移図から復元したがpdfとレイアウトが異なる部分がある（リフレッシュコントローラの部分）のでどちらか或いは両方に間違いがある可能性が…
先日X1tablet(CoreM3)でWebブラウザが遅いと記したがUbuntu20.04の標準ブラウザは当然Firefoxな訳で代替手段としてChromeを導入するとそこそこ満足行くレベルになったのでデフォルトブラウザはChromeにする。FirefoxはAmazon PrivmeVideo等のDRMを要求される…
いつの間にやら今年も残す処二月で不思議とまだ暖かいようだが突然秋らしくなるのが常故備えは必要だろう（と言いつつ既にオイルヒータ入れてあるのだが）。今午前３時で気分は脳死状態故ダラダラ思い付くままに書いてみる。 1.AWSの課金 無料アカウントで放…
